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一种新的数字电路时延设计架构
时间:2019-01-03 14:34    点击:   所属单位:微电子学院
讲座名称 一种新的数字电路时延设计架构
讲座时间 2019-01-04 14:30:00
讲座地点 北校区新科技楼A309
讲座人 张丽
讲座人介绍

张丽博士,2014年3月在西安电子科技大学获得集成电路与系统设计专业工学硕士,2018年9月在德国慕尼黑工业大学获得博士学位。自2018年9月起在慕尼黑工业大学电子设计自动化研究中心进行博士后研究工作。在攻读博士3年半期间,她以第一作者发表2篇CCF-A类期刊论文和 5篇EDA领域顶级会议论文。她的论文在2016年EDA领域顶级会议 Design Automation Conference被提名为最佳论文;在2016年她同时获得了ACM EDA领域博士生研究竞赛银奖。 现阶段她是慕尼黑工业大学EDA研究中心神经形态计算 (Neuromorphic Computing) 的团队带头人。她的研究兴趣包括高性能低功耗数字电路设计,电路硬件安全,神经形态计算等。

讲座内容

传统数字电路的性能已达极限, 导致摩尔定律几近失效。为突破电路的计算瓶颈,本次报告介绍一种新的数字电路时延设计架构。 在这种架构中,逻辑门,触发器,锁存器都被看作具有不同延迟特性的延迟元件。这些延迟元件仅在电路中必要的节点被加入以提高电路的性能。为保证电路功能正确,电路时间参考点的概念亦被引入。

在传统的数字电路中,任何一对触发器之间的路径延迟一定小于一个时钟周期,因此攻击者只需要在反向提取中得到电路的网表就能复制整个电路。现阶段的保护方法是引入额外的逻辑以产生硬件密码,但是这种方法不能从根本上解决硬件安全问题。为应对此挑战,在保证电路功能正确的前提下,电路中的触发器可以被调整删除。面对此种方法保护下的电路,攻击者将无法辨别出电路同步的位置,因而提高了电路的安全性。

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